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    • 专利摘要:
    描述一種用於執行基於歷史的預提取之設備及方法。例如，依據一個實施例之方法包含：針對與一目前串流相聯結的一記憶體頁面，決定在記憶體中是否存在有一先前存取的簽章；若存在有該先前存取的簽章，從記憶體讀取該先前存取的簽章；及運用該先前存取的簽章而簽發預提取操作。
    公开号:TW201324341A
    申请号:TW101133459
    申请日:2012-09-13
    公开日:2013-06-16
    发明作者:Alexander Gendler；Larisa Novakovsky；George Leifman；Dana Rip
    申请人:Intel Corp；
    IPC主号:G06F9-00
    专利说明:
    用於動態地管理多核心處理器中記憶體存取頻寬之設備與方法 發明領域
    概略言之，本發明係有關於電腦處理器領域。更明確言之，本發明係有關於一種用於動態地管理多核心處理器中記憶體存取頻寬的設備及方法。 發明背景
    許多近代微處理器具有大型指令管線以協助高速操作。「被提取的」程式指令進入管線，進行操作諸如解碼及在管線中間階段執行，且在管線結束時「報廢」。當各個時鐘週期該管線接收到一有效指令且該資料需要處理指令時，該管線維持完滿且效能良好。當不是各個週期接收有效指令時及/或當無法取得需要的資料時，該管線可能延宕而效能受損。舉例言之，效能問題可能來自於程式代碼中的分支指令。若於程式中遭遇分支指令而處理分支至該目標位址時，部分指令管線須被刷新，結果導致犧牲效能。此外，即便使用循序地執行(亦即非分支)指令，近代微處理器係比保有程式的記憶體遠更快速，表示該程式的指令及資料無法夠快速地讀取以維持微處理器忙碌。
    藉預測一處理器的需要，可提升系統效能與減少有效記憶體存取延遲。若預測在不久的將來處理器需要資料及指令，則資料及指令可預先提取或「預提取」，使得該資料/指令被緩衝/快取且可以低延遲供該處理器使用。如此，準確地預測一讀(READ)請求(例如對一分支指令)及在實際讀取之前預先簽發的預提取器可顯著改進系統效能。預提取器可於CPU或於晶片組體現，預提取體系已經例行性地用於二者。
    預提取可在CPU的快取記憶體階層的各個層級執行。例如，有些目前以x86為基的處理器包括一層級2(「L2」或「MLC」)快取串流預提取器以減少L2及更低層級(「L3」或「LLC」)快取失誤數目。串流預提取器係基於在一記憶體頁面內部的存取順序及隨後各存取間距而預測在該頁面內部的未來存取。
    於一多核心處理器中，各個處理器核心須共享存取主記憶體的總頻寬之一部分(亦即記憶體頻寬為一共享資源)。結果，可能有些情況一個核心過度積極預提取，耗用掉共用記憶體頻寬，因而造成其它核心的需求請求被延宕而效能減低。
    因此，需要有控制預提取積極性的更加智慧型方法以改良處理器效能。
    依據本發明之一實施例，係特地提出一種用於一多核心處理器中動態地調整預提取要求以改良效能之方法包含：對多個可選擇的臨界值位準中之一者，設定一目前節流臨界值；決定目前中位準快取記憶體(MLC)命中之一數目對MLC需求之一比；若目前MLC命中數目對MLC需求的該比係低於該目前擇定的節流臨界值位準，則向下節流預提取要求。 圖式簡單說明
    從後文詳細說明部分結合下列圖式將可獲得更明白地瞭解本發明，附圖中：圖1a-b例示說明一種用以執行預提取積極性之動態節流的處理器架構之一個實施例。
    圖2例示說明一種用以執行預提取積極性之動態節流的方法。
    圖3例示說明其上可體現本發明之實施例的一種電腦系統。
    圖4例示說明其上可體現本發明之實施例的另一種電腦系統。 較佳實施例之詳細說明
    於後文詳細說明部分中，為了解說目的，陳述無數特定細節以做徹底瞭解後述本發明之實施例。但熟諳技藝人士顯然易知可無若干此等特定細節而實施本發明之實施例。於其它情況下，眾所周知的結構及裝置係以方塊圖形式顯示以免遮掩本發明之實施例的基本原理。
    如前述，於多核心架構中有限記憶體頻寬產生下述情況，於該處積極預提取一個核心耗用大部分記憶體頻寬。結果，無法服務其它核心的需要請求，結果導致效能命中。
    本發明之一個實施例藉控制核心預提取的積極性而解決此等問題。更明確言之，於一個實施例中，設定一節流臨界值，當中位準快取記憶體(MLC)命中數目對目前檢測器的需求數目之目前比係低於該特定節流臨界值時，預提取係經向下節流或去能。當此比值升高係高於該特定節流臨界值時，預提取可向下節流。
    圖1a例示說明於其上可體現本發明之實施例的處理器架構實例。該架構包括多個處理器核心120-122，各自含有其本身的高位準快取記憶體(「ULC」或偶爾稱作為層級1(「L1」)快取記憶體)130-133用以快取指令及資料。該架構也包括具有動態節流邏輯119的記憶體控制器118用以體現此處描述的動態節流技術。中位準快取記憶體(「MLC」或偶爾稱作為層級2(「L2」)快取記憶體)及低位準快取記憶體117係採用以依據特定快取管理策略而快取指令及資料。快取管理策略可包括一包含策略，其中儲存在階層中相對較高的快取記憶體(例如ULC)的任何快取行也係存在於在該階層中進一步更低的快取記憶體(例如於MLC 116或LLC 117)。另外，可體現排它的快取管理策略，其中一快取行係一次只存在於該階層中的一個快取記憶體(儲存該快取行的全部其它快取記憶體除外)。本發明的基本原理可在具有含括性或排它性快取管理策略的處理器上體現。
    圖1a所示架構也包括具有一預提取引擎110的預提取單元115，其執行一種演算法用以從記憶體102預提取指令，且將該等預提取指令儲存於一預提取佇列105，在由核心120-122中之一者執行之前，從預提取佇列105該等預提取指令可被讀取入多個快取記憶體116-117中之一者。如熟諳技藝人士所明確瞭解，預提取引擎110體現一演算法，試圖預測各個核心未來將要求的指令，且從記憶體102回應地預提取該等指令。
    為了達成此項目的，預提取器115包括檢測器邏輯106，其可包括多個檢測器用以學習及識別預提取候選者。一個實施例的檢測器106包含一檢測器表，該表中的各個分錄識別記憶體102的一特定連續實體位址區，由此欲執行預提取操作。檢測器識別具有一區域位址的一特定區域，且包括用以學習與識別預提取預提取候選者的狀態資訊。
    於一個實施例中，動態節流邏輯119控制預提取引擎110，回應於特定節流臨界值而向上或向下節流預提取要求。更明確言之，於一個實施例中，節流臨界值係設定於下列數值中之一者：(1)無節流(如此處所述之節流被去能)；(2)25%或1/4(低節流)；(3)50%或1/2(中節流)；及(4)75%或3/4(高節流)。於一個實施例中，動態節流邏輯119監控MLC快取命中數目相對於由核心所產生的需求數目，若MLC快取命中數目對需求數目之比係低於目前特定節流臨界值，則動態節流邏輯119傳訊給預提取器115來停止任何新的預提取要求。於一個實施例中，唯有當目前檢測器具有多於一個孤立需求時才體現如上技術。
    須注意本發明的基本原理並非限於圖1a顯示的特定快取記憶體布局。舉例言之，於另一個實施例中，各個處理器核心可具有其本身專用的MLC及/或LLC。於又另一個實施例中，單一ULC可在核心120-122間共享。可體現多個其它架構修改而仍然符合本發明的基本原理。
    如圖1b之例示說明，於一個實施例中，預提取佇列105包含一輸出佇列141及一超佇列142。預提取指令沿著預提取管線從檢測器106流至輸出佇列141，流至超佇列142。於一個實施例中，預提取管線中的多點可經控制以控制預提取積極性。舉例言之，如圖1b指示，可於檢測器106控制預提取參數。輸出佇列141也可縮小大小或堵塞及/或超佇列142的輸出可降低。
    依據本發明之一個實施例一種方法係例示說明於圖2。該方法可使用圖1a-b所示的微處理器架構體現，但非必要限於任何特定微處理器架構。
    於201，作決定有關目前預提取檢測器是否有多於一個需求擱置。若否，則於206目前節流臨界值係設定為無節流(換言之，由於若只有單一需求擱置，則不存在有與前述積極預提取相聯結的問題)。但若目前檢測器具有多於一個需求，則於202節流臨界值將被設定於(1)25%或1/4(低節流)；(2)50%或1/2(中節流)；或(3)75%或3/4(高節流)。
    於203，計算MLC命中數目對MLC需求數目之比，及於204，此比值係與目前節流臨界值作比較。若該比值係低於目前節流臨界值，則於205，採行步驟來向下節流預提取請求。例如，於一個實施例中，若MLC命中數目對MLC需求數目之比係低於臨界值位準，則預提取單元將不簽發新請求。
    於一個實施例中，為了減輕記憶體控制器上的額外壓力，若節流位準係設定於低、中或高，則最近最少使用(LRU)提示係從快取管理策略去能。LRU提示典型地係採用來識別最近最少使用快取行而逐出。於本實施例中去能LRU提示將具有減低連結核心120-122的通訊環上的資料流量與輔助平衡系統的效果。
    下列額外預提取參數係設定於本發明之一個實施例：
    ●「double_mlc_window_watermark」之值可設定為較高以使得更多MLC預提取請求的簽發。於一個實施例中，double_mlc_window_watermark變因乘以預提取請求的可能數目，停泊在MLC 116及LLC 117二者。
    ●「llc_only_watermark」之值可設定為較高，因而迫使全部預提取請求只停泊在LLC 117。
    ●啟動可發送6個請求而非4個請求。
    於一個實施例中，針對各個節流臨界值可設定前述參數如下：無節流：於一個實施例中，無節流狀況係以「double_mlc_window_watermark」設定為其較高值(例如11)，「llc_only_watermark」設定為其較高值(例如14)，及6個啟動請求體現。
    低節流：於一個實施例中，低節流狀況係以「double_mlc_window_watermark」設定為其標準值(例如6)，「llc_only_watermark」設定為其標準值(例如12)，及4個啟動請求體現。於一個實施例中，若檢測器的需求數目係高於臨界值位準(內設值2)，則如前文所述，MLC命中/需求比係經檢查以決定該比值是否低於1/4臨界節流值。
    中節流：於一個實施例中，中節流狀況係以「double_mlc_window_watermark」設定為其標準值(例如6)，「llc_only_watermark」設定為其標準值(例如12)，及4個啟動請求體現。於一個實施例中，若檢測器的需求數目係高於臨界值位準(內設值2)，則如前文所述，MLC命中/需求比係經檢查以決定該比值是否低於1/2臨界節流值。
    高節流：於一個實施例中，高節流狀況係以「double_mlc_window_watermark」設定為其標準值(例如6)，「llc_only_watermark」設定為其標準值(例如12)，及4個啟動請求體現。於一個實施例中，若檢測器的需求數目係高於臨界值位準(內設值2)，則如前文所述，MLC命中/需求比係經檢查以決定該比值是否低於3/4臨界節流值。
    前文舉出之特定值僅用於舉例說明本發明之一個特定實施例。但須注意本發明的基本原理並非限於具有此等特定值的體現。
    現在參考圖3，顯示依據本發明之一個實施例電腦系統300之方塊圖。系統300可包括一或多個處理元件310、315，其係耦接至圖形記憶體控制器中樞器(GMCH)320。額外處理元件315的選擇性本質係以虛線標示於圖3。
    各個處理元件可為單核心，或另外可含括多核心。除了處理核心之外，處理元件選擇性地可包括其它晶粒上元件，諸如集積式記憶體控制器及/或集積式I/O控制邏輯。又對至少一個實施例，處理元件的核心可為多執行緒，在於每個核心可包括多於一個硬體執行緒脈絡。
    圖3例示說明GMCH 320可耦接至記憶體340，例如可為動態隨機存取記憶體(DRAM)。對至少一個實施例，DRAM可與非依電性快取記憶體相聯結。
    GMCH 320可為晶片組或晶片組之一部分。GMCH 320可與處理器310、315通訊且控制處理器310、315與記憶體340間之互動。GMCH 320也係作為處理器310、315與系統300的其它元件間之一加速匯流排介面。對至少一個實施例，GMCH 320透過多插匯流排諸如前端匯流排(FSB)395而與處理器310、315通訊。
    此外，GMCH 320係耦接至顯示器340(諸如平板顯示器)。GMCH 320可包括一集積式圖形加速度器。GMCH 320又更耦接至輸入/輸出(I/O)控制器中樞器(ICH)350，其可用以耦接各個周邊裝置至系統300。於圖3之實施例中顯示例如為外部圖形裝置360，其可為耦接至ICH 350的分開圖形裝置，連同另一個周邊裝置370。
    另外，額外的或不同的處理元件也可存在於系統300。舉例言之，額外處理元件315可包括與處理器310相同的額外處理器，與處理器310異質的或不對稱的額外處理器、加速度器(例如圖形加速度器或數位信號處理(DSP)單元)、可現場程式規劃閘陣列、或任何其它處理元件。就優劣量表範圍包括架構、微架構、熱、功耗特性等方面而言，實體資源310、315間可能有多種不同差異。此等差異在處理元件310、315間可能表現為非對稱性與異質性。對至少一個實施例，各個處理元件310、315可駐在同一個晶粒封裝體內。
    圖4為方塊圖例示說明於本發明之若干實施例中為可使用的資料處理系統之另一個實例。例如，資料處理系統400可為掌上型電腦、個人數位助理器(PDA)、行動電話、可攜式遊戲系統、可攜式媒體播放器、平板電腦或掌上型運算裝置其可包括一行動電話、一媒體播放器、及/或一遊戲系統。至於另一個實例，資料處理系統400可為網路電腦或在另一個裝置內部的內嵌式處理裝置。
    依據本發明之一個實施例，資料處理系統900的架構實例可用於前述行動裝置。資料處理系統900包括處理系統420，其可包括一或多個微處理器及/或單晶片系統。處理系統420係耦接一記憶體910、一電源供應器425(包括一或多個電池)、一音訊輸出入440、一顯示控制器及顯示裝置460、選擇性的輸出入450、輸入裝置470、及無線收發器430。須瞭解於本發明之某些實施例中，圖4未顯示的額外組件也可構成資料處理系統400的一部分，且於本發明之若干實施例中可使用比較圖45所示者更少的組件。此外，如業界眾所周知，圖4未顯示的一或多個匯流排可用來互連各個組件。
    記憶體410可儲存由資料處理系統400執行的資料及/或程式。音訊輸出入440可包括一麥克風及/或一揚聲器以例如透過揚聲器及麥克風而播放音樂及/或提供電話功能。顯示控制器及顯示裝置460可包括一圖形使用者介面(GUI)。無線(例如射頻)收發器430(例如WiFi收發器、紅外線收發器、藍牙收發器、無線小區式電話收發器等)可用來與其它資料處理系統通訊。一或多個輸入裝置470許可一使用者提供輸入給該系統。此等輸入裝置可為數字小鍵盤、鍵盤、觸控面板、多點觸控面板等。選擇性的其它輸出入450可為一擴充塢之一連接器。
    本發明之其它實施例可在小區式電話及傳呼機(例如其它軟體係內嵌於微晶片)、掌上型運算裝置(例如個人數位助理器、智慧型電話)、及/或按鍵電話上體現。但須注意本發明的基本原理並不限於任何特定型別的通訊裝置或通訊媒體。
    本發明之實施例可包括多個步驟，已經說明如前。該等步驟可以機器可執行指令具體實施，該等指令可用來使得通用或特用處理器執行該等步驟。另外，此等步驟可藉含有硬體電路邏輯用以執行該等步驟的特定硬體組件實施，或藉規劃電腦組件與習常硬體組件的任一項組合實施。
    本發明之元件也可提供為電腦程式產品，其可包括其上儲存有指令的一機器可讀取媒體，該等指令可用來規劃一電腦(或其它電子裝置)以執行處理。機器可讀取媒體可包括但非限於軟碟、光碟、CD-ROM、及磁光碟、ROM、RAM、EPROM、EEPROM、磁卡或光卡、傳播媒體或適合用以儲存電子指令的其它型別的媒體/機器可讀取媒體。舉例言之，本發明可下載為電腦程式產品，其中該程式可藉於一載波具體實施的資料信號或其它傳播媒體透過一通訊鏈路(例如數據機或網路連結)而從一遠端電腦(例如伺服器)傳輸至一發出請求電腦(例如用戶端)。
    本詳細說明部分全文中，為了解說目的，陳述無數特定細節以供徹底瞭解本發明。但熟諳技藝人士顯然易知可無此等特定細節而實施本發明。於某些情況下，眾所周知的結構及功能並非以詳盡細節描述以免遮掩本發明之主旨。因此，本發明之範圍及精髓須以如下申請專利範圍中之各項決定。
    102、340、410‧‧‧記憶體
    105‧‧‧預提取佇列
    106‧‧‧檢測器
    110‧‧‧預提取引擎
    115‧‧‧預提取單元
    116‧‧‧中位準快取記憶體(MLC)
    117‧‧‧低階快取記憶體(LLC)
    118‧‧‧記憶體控制器
    119‧‧‧動態節流邏輯
    120-122‧‧‧核心
    130-133‧‧‧高位準快取記憶體(ULC)、層級1(L1)快取記憶體
    141‧‧‧輸出佇列
    142‧‧‧超佇列
    201-205‧‧‧處理方塊
    300‧‧‧電腦系統、系統
    310、315‧‧‧處理元件、處理器
    320‧‧‧圖形記憶體控制器中樞器(GMCH)
    330、350‧‧‧輸入/輸出控制器中樞器(ICH)
    340‧‧‧顯示器、記憶體
    360‧‧‧外部圖形裝置
    370‧‧‧周邊裝置
    395‧‧‧前端匯流排(FSB)
    400、900‧‧‧資料處理系統
    420‧‧‧處理器、處理系統
    425‧‧‧電源供應器
    430‧‧‧無線收發器
    440‧‧‧音訊輸出入(I/O)
    450‧‧‧其它輸出入
    460‧‧‧顯示控制器及顯示裝置
    470‧‧‧輸入裝置
    圖1a-b例示說明一種用以執行預提取積極性之動態節流的處理器架構之一個實施例。
    圖2例示說明一種用以執行預提取積極性之動態節流的方法。
    圖3例示說明其上可體現本發明之實施例的一種電腦系統。
    圖4例示說明其上可體現本發明之實施例的另一種電腦系統。
    102‧‧‧記憶體
    105‧‧‧預提取佇列
    106‧‧‧檢測器
    110‧‧‧預提取引擎
    115‧‧‧預提取器
    116‧‧‧中位準快取記憶體(MLC)
    117‧‧‧低階快取記憶體(LLC)
    118‧‧‧記憶體控制器
    119‧‧‧動態節流
    120、121、122‧‧‧核心
    130、131、133‧‧‧高位準快取記憶體(ULC)
    权利要求:
    Claims (12)
    [1] 一種用於動態地調整預提取要求以改良一多核心處理器中效能之方法，該方法係包含：對多個可選擇的臨界值位準其中之一者，設定一目前節流臨界值；決定目前中位準快取記憶體(MLC)命中之一數目對MLC需求之一比；若目前MLC命中數目對MLC需求的該比，係低於該目前擇定的節流臨界值位準，則向下節流預提取要求。
    [2] 如申請專利範圍第1項之方法，其中該等多個可選擇的臨界值位準包括25%或1/4之一低節流位準，50%或1/2之一中節流位準，及包含75%或3/4之該高節流位準。
    [3] 如申請專利範圍第2項之方法，其係進一步包含：當該目前臨界值位準係設定於一低節流位準、中節流位準、或高節流位準時，使最近最少使用(LRU)提示失效。
    [4] 如申請專利範圍第1項之方法，其係進一步包含：決定該目前預提取檢測器是否具有多於一個需求擱置；及若否，則設定該目前節流臨界值位準為無節流。
    [5] 一種用於動態地調整預提取要求以改良一多核心處理器中效能之設備，該設備係包含：依據一特定快取管理策略，用於快取指令及資料之一中位準快取記憶體(MLC)；從記憶體預提取指令之一預提取單元，待被預提取的該等指令係藉一預提取檢測器識別；使用動態節流邏輯之一記憶體控制器用以進行下列操作：對多個可選擇的臨界值位準其中之一者，設定一目前節流臨界值；決定目前MLC命中之一數目對MLC需求之一比；若目前MLC命中數目對MLC需求的該比，係低於該目前擇定的節流臨界值位準，則向下節流預提取要求。
    [6] 如申請專利範圍第5項之設備，其中該等多個可選擇的臨界值位準包括25%或1/4之一低節流位準，50%或1/2之一中節流位準，及包含75%或3/4之該高節流位準。
    [7] 如申請專利範圍第6項之設備，其中當該目前臨界值位準係設定於一低節流位準、中節流位準、或高節流位準時，該記憶體控制器使最近最少使用(LRU)提示失效。
    [8] 如申請專利範圍第1項之方法，其中記憶體控制器係經組配來執行下列該等額外操作：決定該目前預提取檢測器是否具有多於一個需求擱置；及若否，則設定該目前節流臨界值位準為無節流。
    [9] 一種電腦系統，其係包含：一顯示裝置；用以儲存指令之一記憶體；用以處理該等指令之一多核心處理器，該多核心處理器係藉執行下列操作而動態地調整預提取要求以改良效能：對多個可選擇的臨界值位準其中之一者，設定一目前節流臨界值；決定目前中位準快取記憶體(MLC)命中之一數目對MLC需求之一比；若目前MLC命中數目對MLC需求的該比，係低於該目前擇定的節流臨界值位準，則向下節流預提取要求。
    [10] 如申請專利範圍第9項之系統，其中該等多個可選擇的臨界值位準包括25%或1/4之一低節流位準，50%或1/2之一中節流位準，及包含75%或3/4之該高節流位準。
    [11] 如申請專利範圍第10項之系統，其中當該目前臨界值位準係設定於一低節流位準、中節流位準、或高節流位準時，該多核心處理器使最近最少使用(LRU)提示失效。
    [12] 如申請專利範圍第10項之系統，其中該多核心處理器執行下列該等額外操作：決定該目前預提取檢測器是否具有多於一個需求擱置；及若否，則設定該目前節流臨界值位準為無節流。
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    同族专利:
    公开号 | 公开日
    TWI482087B|2015-04-21|
    WO2013052056A1|2013-04-11|
    US20130262826A1|2013-10-03|
    引用文献:
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    法律状态:
    2020-01-21| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    PCT/US2011/055122|WO2013052056A1|2011-10-06|2011-10-06|Apparatus and method for dynamically managing memory access bandwidth in multi-core processor|
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